——许昌学院信息工程学院对硬件描述语言的初步认识
2019年7月6日星期六,Verilog HDL 这个大家基本上没有接触过的语言今天已经讲完了,这门语言虽是现在基本上可以自己上手操作,今天袁雅婧老师接着介绍了基本语法,Verilog HDL 语言的一些基本要素,包括标识符、注释、格式、数字值集合、两种数据类型、运算符和表达式和一些基本的语句如IF语句等。语言一般一通百通,Verilog与C语言有许多共通之处,但也不尽相同,一如if语句,在C中,可以只写if,else则可省略,但在Verilog中则不可如此,在后期会报错。模块的概念袁雅婧老师在昨日课中已经涉及过,今天就此做了个总结,模块的端口可以是输入端口、输出端口或双向端口。缺省的端口类型为线网类型(即wire类型)。输出或输入输出端口能够被重新声明为reg型。无论是在线网说明还是寄存器中说明,线网或寄存器必须与端口说明中指定的长度相同。
今天下午大家就用刚下载的软件动手实现了一把。用ISE生成一个8bit位宽,深度128的RAM存储器。除此之外,还用硬件描述语言Verilog 编写一个计数器,并写其测试平台,实例化语句和测试平台是C中不曾用到,在实现的时候上手不甚熟悉,边学理论边动手实践也使大家更好的掌握新学习的知识,明白硬件描述语言的基本使用,学到了之前在课上听的不甚明白的课程,大家收获良多。
供稿人:王瑞瑞
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